vlaste

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Vorrei (ri)tentare l'esame di Architettura, in data 20 settembre...

Ho alcune domande, comincio con la prima:
dal secondo compitino del 9 giugno 2005:

Spiegare, nel seguente schema di CPU[figura 5.17 pag. 306 del Patterson], i valori all'ingresso e all'uscita di ogni ALU ed i valori di ogni segnale di controllo, supponendo che la CPU stia eseguendo l'istruzione:

addi $4, $5, 255

Grazie...

Skilotto83

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domani provo anche io sto esame...
Mi chiedevo una cosa...
Nel compito del 19 Luglio chiede di sintetizzare con una PLA una funzione che viene data come tabella di verita'...
Il problema è che chiede di farla utilizzando 6 porte AND...
C'è una cosa che non mi è chiara...il numero delle porte AND per una PLA non è dato dai mintermini della SOP che ricavo dalla tabella...
nel senso...se ho solo 4 mintermini a 1 mi servono 4 porte AND che vanno poi in una porta OR....
COsa me ne faccio di 2 porte AND che vuole che io usi anche se non mi servono???
Grazie..

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Bemipefe

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SOP stà per "Sum of Prodoct" ossia è la Somma dei Prodotti.

Se ha un mintermine significa che esso è uno dei tanti elementi che si possono sommare in una SOP.

Quindi avrai la somma dei Mintermini ossia la somma dei prodotti.
Infatti i mintermini sono variabili che sono in moltiplicazione l'una con l'altra.

Un mintermine a 4 variabile quindi si traduce in una porta AND con 4 ingressi di confronto ed un uscita "result".

A vendo più mintermini avra più porte AND le cui uscite confluiscono ad una Or che Somma i Prodotti ossia i Mintermini.

Ti è chiara adesso la definizione di SOP?

Adesso non sò quale sia la funzione in questione ma si vede che chiedendoti 6 porte AND deve essere del tipo:

y = m0 + m1 + m2 + m3 + m4 + m5

Dove con "m" indico i mintermini di "n" generiche variabili.


Quindi per la matrice AND avrai 6 porte AND con "n" ingressi ognuna

Le Uscite saranno ovviamente 6 e confluiranno alla matrice OR in cui ci saranno tante pote OR quanti sono le variabili in uscita dalla funzione

Ossia se la funzione ha in ingresso x1x2x3 e ha in uscita solo 100 o 001 a seconda di una precisa codifica , allora ci saranno tre porte OR , quindi quante sono le variabili in uscita, che daranno in uscita 100 e 001 a seconda delle uscite AND collegate ad esse. capisci bene che una porta OR che dà sempre 0 , come quella di mezzo in questo caso non avrà nessuna connessione.


Io il 22 farò l'orale di Arch. I ....ma sono un estraneo.......nel senso che voi probabilmente studiate al Politecnico mentre io sono della Sapienza e vengo quì solo per informazioni.....come voi.

Ah.... ho visto che nei compiti vi danno anche esercizi sull'architettura del calcolatore.......invece da noi ci danno solo espressioni nell'algebra booleana e circuiti logici da sintetizzare, con mappe di karnaugh , tabella degli stati ...e tutte le belle cose che già sapete.

Per l'architettura in generale, cioè CPU, ALU, CU, BUS microprogammazzione ci mollano un libro da 400 pagine da leggere per l'Orale di Arch. II mentre lo scritto sempre di Arch. II è sull'assembler MIPS.

Anche da voi è così?

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Originally posted by vlaste
Vorrei (ri)tentare l'esame di Architettura, in data 20 settembre...

Ho alcune domande, comincio con la prima:
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Regolarmente, è capitata nell'esame di oggi....!!!

Skilotto83

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Originally posted by Bemipefe
SOP stà per "Sum of Prodoct" ossia è la Somma dei Prodotti.

Se ha un mintermine significa che esso è uno dei tanti elementi che si possono sommare in una SOP.

Quindi avrai la somma dei Mintermini ossia la somma dei prodotti.
Infatti i mintermini sono variabili che sono in moltiplicazione l'una con l'altra.

Un mintermine a 4 variabile quindi si traduce in una porta AND con 4 ingressi di confronto ed un uscita "result".

A vendo più mintermini avra più porte AND le cui uscite confluiscono ad una Or che Somma i Prodotti ossia i Mintermini.

Ti è chiara adesso la definizione di SOP?

Adesso non sò quale sia la funzione in questione ma si vede che chiedendoti 6 porte AND deve essere del tipo:

y = m0 + m1 + m2 + m3 + m4 + m5

Dove con "m" indico i mintermini di "n" generiche variabili.


Quindi per la matrice AND avrai 6 porte AND con "n" ingressi ognuna

Le Uscite saranno ovviamente 6 e confluiranno alla matrice OR in cui ci saranno tante pote OR quanti sono le variabili in uscita dalla funzione

Ossia se la funzione ha in ingresso x1x2x3 e ha in uscita solo 100 o 001 a seconda di una precisa codifica , allora ci saranno tre porte OR , quindi quante sono le variabili in uscita, che daranno in uscita 100 e 001 a seconda delle uscite AND collegate ad esse. capisci bene che una porta OR che dà sempre 0 , come quella di mezzo in questo caso non avrà nessuna connessione.


Io il 22 farò l'orale di Arch. I ....ma sono un estraneo.......nel senso che voi probabilmente studiate al Politecnico mentre io sono della Sapienza e vengo quì solo per informazioni.....come voi.

Ah.... ho visto che nei compiti vi danno anche esercizi sull'architettura del calcolatore.......invece da noi ci danno solo espressioni nell'algebra booleana e circuiti logici da sintetizzare, con mappe di karnaugh , tabella degli stati ...e tutte le belle cose che già sapete.

Per l'architettura in generale, cioè CPU, ALU, CU, BUS microprogammazzione ci mollano un libro da 400 pagine da leggere per l'Orale di Arch. II mentre lo scritto sempre di Arch. II è sull'assembler MIPS.

Anche da voi è così?

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Last edited by Skilotto83 on 20-09-2005 at 19:55

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Caro "Skilotto83" ....

Questo è un consiglio che ti dò.....prima di passare alla pratica impara bene tutti i "mattoncini" del tuo lego e poi ti metti a fare una costruzione con i "mattoncini lego".

Bada che anch'io non sono una "cima"....ho preso 22 allo scritto però ti posso dare una mano.

Se hai una tabella a 3 variabili ed il valore uscente dal confronto logico delle tre è o 1 o 0 significa che tu hai 1 bit in uscita da ogni AND a 3 ingressi come giustamente dici tu. Questa linea può essere o attiva o passiva in quanto come sai l'algebra booleana si basa sulla logica 1 o 0 .

Quand'è che la linea output è 1 e quando è 0?
.....lo vedi dalla tabella di verità.

Se la tabella di verità ha solo tre 1 significa che solo tre ingressi sono significanti al fine di proudurre un output.

Ora non sò di preciso perchè il tuo prof ti chieda di usa 6 AND....in ogni caso tu puoi metterne anche 6 se vuoi ma tre di queste non produrranno output e di questo ti devi sincerare tu.

Cioè se anche quelle tre in più producono l'output allora c'è qualcosa che non và.

A una cosa del genere penso che ci avevi già pensato....


Quello che non ho capito è come tu debba costruire il PLA..... nel senso tu hai tre variabili con il valore 1 ....ma poi in uscita da tutto il Transcodificatore che cosa devi avere associato alle 3 linee?

Posta l'intero esercizio ...così capisco meglio....

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Se vi chiedessero la differenza tra un PLA ed una ROM ...voi cosa rispondereste?

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Ho sentito dire che Pedersini non mette i risultati dell'esame sul sito... mi sembra impossibile ma voi per caso ne sapete qualcosa??

Grazie...

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di solito per borghese la cosa è cosi'....
il giorno dell'orale se pensi di aver fatto un buon compito ti presenti e senti come è andata...
Paradossalmente se haio preso 30 e non ti presenti all'orale non lo saprai mai e sono cazzi tuoi...
>Pedersini pero' nn so..

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li mette sul sito... però le tempistiche variano di volta in volta, a volte li mette il giorno dopo, a volte dopo un mese (vi giuro che è successo)

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Se vi chiedessero la differenza tra un PLA ed una ROM ...voi cosa rispondereste?

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